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Anteriores:
< Trilha Zero > |
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function MM_swapImgRestore() { //v2.0
if (document.MM_swapImgData != null)
for (var i=0; i<(document.MM_swapImgData.length-1); i+=2)
document.MM_swapImgData[i].src = document.MM_swapImgData[i+1];
}
function MM_preloadImages() { //v2.0
if (document.images) {
var imgFiles = MM_preloadImages.arguments;
if (document.preloadArray==null) document.preloadArray = new Array();
var i = document.preloadArray.length;
with (document) for (var j=0; j<imgFiles.length; j++) if (imgFiles[j].charAt(0)!="#"){
preloadArray[i] = new Image;
preloadArray[i++].src = imgFiles[j];
} }
}
//-->
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17/11/2003
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< PCI > |
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Como
vimos na última coluna, na medida que as CPUs foram se
tornando mais rápidas, mais óbvia se tornava a lentidão
do barramento que as comunicava com os periféricos. É
verdade que muitos destes eram ainda mais lentos, portanto, na
maior parte dos casos, não havia problema. Mas dois gargalos
eram evidentes: o vídeo, que com as altas resoluções
e o grande número de cores exigidos pelas interfaces gráficas
que começavam a surgir no início dos anos noventa
solicitava um fluxo de dados muito acima do suportado pelo velho
barramento ISA, e as controladoras de rede de alto desempenho
que então estavam se disseminando. Algo teria que ser feito
para acelerar o fluxo de dados no barramento de E/S. E para isso
ou se aumenta sua largura (número de condutores
elétricos paralelos, que corresponde ao número de
bits transportados simultaneamente), sua freqüência
de operação, ou ambos. Como os registradores (posições
de memória internas que, entre outras coisas, recebem os
dados que entram na CPU) usados pelas CPUs de então eram
de 32 bits, era natural que a largura do barramento fosse aumentada
para 32 linhas. B. Piropo
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URL:
http://www.bpiropo.com.br
Copyright © Benito Piropo Da-Rin |
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Atualizada
em
(MM/DD/AA) + Hora |
[ Wagner Ribeiro ]
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